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## This constraints file contains default clock frequencies to be used during creation of a 
## Synthesis Design Checkpoint (DCP). For best results the frequencies should be modified 
## to match the target frequencies. 
## This constraints file is not used in top-down/global synthesis (not the default flow of Vivado).
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##  Xilinx, Inc. 2010            www.xilinx.com 
##  Mon May 29 23:35:47 2023

##  Generated by MIG Version 4.2
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##  File name :       PCIE_XDMA_mig_7series_0_0.xdc
##  Details :     Constraints file
##                    FPGA Family:       KINTEX7
##                    FPGA Part:         XC7K325T-FFG900
##                    Speedgrade:        -2
##                    Design Entry:      VERILOG
##                    Frequency:         800 MHz
##                    Time Period:       1250 ps
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## Controller 0
## Memory Device: DDR3_SDRAM->Components->MT41K512M8XX-125
## Data Width: 64
## Time Period: 1250
## Data Mask: 1
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create_clock -period 5 [get_ports sys_clk_i]
          